Data Structures | Macros
CMSIS CM3 MPU
CM3 Core Definitions » CMSIS CM3 Core Register
Collaboration diagram for CMSIS CM3 MPU:

Data Structures

struct  MPU_Type
 

Macros

#define MPU_TYPE_IREGION_Pos   16
 
#define MPU_TYPE_IREGION_Msk   (0xFFul << MPU_TYPE_IREGION_Pos)
 
#define MPU_TYPE_DREGION_Pos   8
 
#define MPU_TYPE_DREGION_Msk   (0xFFul << MPU_TYPE_DREGION_Pos)
 
#define MPU_TYPE_SEPARATE_Pos   0
 
#define MPU_TYPE_SEPARATE_Msk   (1ul << MPU_TYPE_SEPARATE_Pos)
 
#define MPU_CTRL_PRIVDEFENA_Pos   2
 
#define MPU_CTRL_PRIVDEFENA_Msk   (1ul << MPU_CTRL_PRIVDEFENA_Pos)
 
#define MPU_CTRL_HFNMIENA_Pos   1
 
#define MPU_CTRL_HFNMIENA_Msk   (1ul << MPU_CTRL_HFNMIENA_Pos)
 
#define MPU_CTRL_ENABLE_Pos   0
 
#define MPU_CTRL_ENABLE_Msk   (1ul << MPU_CTRL_ENABLE_Pos)
 
#define MPU_RNR_REGION_Pos   0
 
#define MPU_RNR_REGION_Msk   (0xFFul << MPU_RNR_REGION_Pos)
 
#define MPU_RBAR_ADDR_Pos   5
 
#define MPU_RBAR_ADDR_Msk   (0x7FFFFFFul << MPU_RBAR_ADDR_Pos)
 
#define MPU_RBAR_VALID_Pos   4
 
#define MPU_RBAR_VALID_Msk   (1ul << MPU_RBAR_VALID_Pos)
 
#define MPU_RBAR_REGION_Pos   0
 
#define MPU_RBAR_REGION_Msk   (0xFul << MPU_RBAR_REGION_Pos)
 
#define MPU_RASR_XN_Pos   28
 
#define MPU_RASR_XN_Msk   (1ul << MPU_RASR_XN_Pos)
 
#define MPU_RASR_AP_Pos   24
 
#define MPU_RASR_AP_Msk   (7ul << MPU_RASR_AP_Pos)
 
#define MPU_RASR_TEX_Pos   19
 
#define MPU_RASR_TEX_Msk   (7ul << MPU_RASR_TEX_Pos)
 
#define MPU_RASR_S_Pos   18
 
#define MPU_RASR_S_Msk   (1ul << MPU_RASR_S_Pos)
 
#define MPU_RASR_C_Pos   17
 
#define MPU_RASR_C_Msk   (1ul << MPU_RASR_C_Pos)
 
#define MPU_RASR_B_Pos   16
 
#define MPU_RASR_B_Msk   (1ul << MPU_RASR_B_Pos)
 
#define MPU_RASR_SRD_Pos   8
 
#define MPU_RASR_SRD_Msk   (0xFFul << MPU_RASR_SRD_Pos)
 
#define MPU_RASR_SIZE_Pos   1
 
#define MPU_RASR_SIZE_Msk   (0x1Ful << MPU_RASR_SIZE_Pos)
 
#define MPU_RASR_ENA_Pos   0
 
#define MPU_RASR_ENA_Msk   (0x1Ful << MPU_RASR_ENA_Pos)
 

Detailed Description

memory mapped structure for Memory Protection Unit (MPU)

Macro Definition Documentation

#define MPU_CTRL_ENABLE_Msk   (1ul << MPU_CTRL_ENABLE_Pos)

MPU CTRL: ENABLE Mask

#define MPU_CTRL_ENABLE_Pos   0

MPU CTRL: ENABLE Position

#define MPU_CTRL_HFNMIENA_Msk   (1ul << MPU_CTRL_HFNMIENA_Pos)

MPU CTRL: HFNMIENA Mask

#define MPU_CTRL_HFNMIENA_Pos   1

MPU CTRL: HFNMIENA Position

#define MPU_CTRL_PRIVDEFENA_Msk   (1ul << MPU_CTRL_PRIVDEFENA_Pos)

MPU CTRL: PRIVDEFENA Mask

#define MPU_CTRL_PRIVDEFENA_Pos   2

MPU CTRL: PRIVDEFENA Position

#define MPU_RASR_AP_Msk   (7ul << MPU_RASR_AP_Pos)

MPU RASR: AP Mask

#define MPU_RASR_AP_Pos   24

MPU RASR: AP Position

#define MPU_RASR_B_Msk   (1ul << MPU_RASR_B_Pos)

MPU RASR: Bufferable bit Mask

#define MPU_RASR_B_Pos   16

MPU RASR: Bufferable bit Position

#define MPU_RASR_C_Msk   (1ul << MPU_RASR_C_Pos)

MPU RASR: Cacheable bit Mask

#define MPU_RASR_C_Pos   17

MPU RASR: Cacheable bit Position

#define MPU_RASR_ENA_Msk   (0x1Ful << MPU_RASR_ENA_Pos)

MPU RASR: Region enable bit Disable Mask

#define MPU_RASR_ENA_Pos   0

MPU RASR: Region enable bit Position

#define MPU_RASR_S_Msk   (1ul << MPU_RASR_S_Pos)

MPU RASR: Shareable bit Mask

#define MPU_RASR_S_Pos   18

MPU RASR: Shareable bit Position

#define MPU_RASR_SIZE_Msk   (0x1Ful << MPU_RASR_SIZE_Pos)

MPU RASR: Region Size Field Mask

#define MPU_RASR_SIZE_Pos   1

MPU RASR: Region Size Field Position

#define MPU_RASR_SRD_Msk   (0xFFul << MPU_RASR_SRD_Pos)

MPU RASR: Sub-Region Disable Mask

#define MPU_RASR_SRD_Pos   8

MPU RASR: Sub-Region Disable Position

#define MPU_RASR_TEX_Msk   (7ul << MPU_RASR_TEX_Pos)

MPU RASR: TEX Mask

#define MPU_RASR_TEX_Pos   19

MPU RASR: TEX Position

#define MPU_RASR_XN_Msk   (1ul << MPU_RASR_XN_Pos)

MPU RASR: XN Mask

#define MPU_RASR_XN_Pos   28

MPU RASR: XN Position

#define MPU_RBAR_ADDR_Msk   (0x7FFFFFFul << MPU_RBAR_ADDR_Pos)

MPU RBAR: ADDR Mask

#define MPU_RBAR_ADDR_Pos   5

MPU RBAR: ADDR Position

#define MPU_RBAR_REGION_Msk   (0xFul << MPU_RBAR_REGION_Pos)

MPU RBAR: REGION Mask

#define MPU_RBAR_REGION_Pos   0

MPU RBAR: REGION Position

#define MPU_RBAR_VALID_Msk   (1ul << MPU_RBAR_VALID_Pos)

MPU RBAR: VALID Mask

#define MPU_RBAR_VALID_Pos   4

MPU RBAR: VALID Position

#define MPU_RNR_REGION_Msk   (0xFFul << MPU_RNR_REGION_Pos)

MPU RNR: REGION Mask

#define MPU_RNR_REGION_Pos   0

MPU RNR: REGION Position

#define MPU_TYPE_DREGION_Msk   (0xFFul << MPU_TYPE_DREGION_Pos)

MPU TYPE: DREGION Mask

#define MPU_TYPE_DREGION_Pos   8

MPU TYPE: DREGION Position

#define MPU_TYPE_IREGION_Msk   (0xFFul << MPU_TYPE_IREGION_Pos)

MPU TYPE: IREGION Mask

#define MPU_TYPE_IREGION_Pos   16

MPU TYPE: IREGION Position

#define MPU_TYPE_SEPARATE_Msk   (1ul << MPU_TYPE_SEPARATE_Pos)

MPU TYPE: SEPARATE Mask

#define MPU_TYPE_SEPARATE_Pos   0

MPU TYPE: SEPARATE Position

Generated by   doxygen 1.8.11